مقاله ترجمه شده: رویکردی نوین برای کاهش توان نشتی در فناوری های ژرف زیرمیکرون (Deep Submicron) در مدارهای CMOS VLSI

 مقاله ترجمه شده: رویکردی نوین برای کاهش توان نشتی در فناوری های ژرف زیرمیکرون (Deep Submicron) در مدارهای CMOS VLSI

A Novel Approach for Leakage Power Reduction in Deep Submicron Technologies in CMOS VLSI Circuits

Abstract

Leakage currents are one of the major design concerns in Deep sub-micron (DSM) technology due to rapid integration of semiconductor industries by reducing the transistor size. Many parameter has been reduces with technology scaling such as Threshold voltage, oxide thickness, channel length and supply voltage (V_dd) has been reduced to keep power consumption under control. As a consequence, the transistor threshold voltage (V_th) is also scaled down to maintain the drive current capability and to achieve performance improvement when reducing the technology node. However, the threshold voltage reduction increases sub-threshold current exponentially. In this paper analysis of some of the leakage reduction technique and compare them with proposed technique for mitigating the leakage power, with the combination of sleep with Galeor which reduces the average power consumption for low and High V_th in Basic Nand Gate 36.47% & 49.0%, Force Stack 62.90% & 70.18%, Sleep Transistor with Low V_th 33.30% & 46.39%, High V_th 47.66 % & 57.93%, sleepy Keeper 58.92% & 66.98 % respectively

چکیده

جریان های نشتی به دلیل یکپارچه سازی سریع صنایع نیمه هادی با کاستن از اندازه ترانزیستورها، یکی از دغدغه های اصلی در فناوری ژرف زیرمیکرون (DSM) هستند. پارامترهای بسیاری همچون ولتاژ آستانه، ضخامت اکسید، طول کانال و ولتاژ تغذیه (Vdd) با کوچک شدن فناوری، مقادیر کمتری یافته اند تا مصرف توان همچنان تحت کنترل باشد. در نتیجه، ولتاژ آستانه ترانزیستور (Vth) نیز کوچک شده است تا ظرفیت جریان درایو حفظ شده و در هنگام کاهش گره فناوری به بهبود عملکرد دست یابیم. با اینحال کاهش ولتاژ آستانه موجب افزایش جریان زیر آستانه به صورت نمایی شده است. در این مقاله، تحلیل برخی تکنیک های کاهش نشتی و مقایسه آنها با تکنیک پیشنهادی برای کاستن از توان نشتی، با ترکیب نمودن حالات خواب و گالئور (Galeor) ارائه شده است، این ترکیب نمودن موجب کاهش مصرف متوسط توان برای ولتاژ آستانه زیاد و کم به ترتیب در گیت Nand پایه به مقادیر 36.47% و 49.0%، در پشته اجباری به مقادیر 62.90% و 70.18%، در ترانزیستور Sleep با ولتاژ آستانه کم به مقادیر 33.30% و 46.39%، در ترانزیستور Sleep با ولتاژ آستانه زیاد به مقادیر 47.66% و 57.93%، در نگهدارنده مُد خواب به مقادیر 58.92% و 66.98% می شود.

1-مقدمه

با پیشرفت فناوری CMOS، افزایش تعداد ترانزیستورها در هر قالب با عملکرد بهتر، ویژگی عملیاتی بهتر برای تولیدکنندگان تراشه است. این یکپارچه سازی ترانزیستورهای متعدد در هر قالب به سازندگان در جای دادن اجزای بیشتر بر روی یک مقطع واحد کمک کرده و در نتیجه، نه تنها اندازه را کاهش می دهد بلکه موجب ارزان تر شدن آن و کمتر شدن تأخیر نیز می شود...